AI半導体に使われるCoWoSパッケージ

　半導体は、チップの設計、チップをシリコンウエハ上に作り込む前工程、チップをウエハから切り出してパッケージする後工程の3段階で作られている。

　ここで、AI半導体については、ファブレスのエヌビディアやAMDが設計を行い、本来なら前工程だけを行うファウンドリーのTSMCが、後工程も行っている。そして、エヌビディアのGPUなどのAI半導体は、「CoWoS（Chip-on-Wafer-on-Substrate）」というパッケージで作られる（図5）。

図5　エヌビディアのGPUなどAI半導体の製造工程
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　図6を使って、このCoWoSをさらに詳しく説明する。まず、シリコンウエハから切り出した角型のインターポーザの上に、GPU、CPU、およびDRAMを積層したHBMなどが設置される。この段階が、「CoW（Chip-on-Wafer）」である。

図6　エヌビディアのGPUなどAI半導体に使われるCoWoSパッケージ
出所：https://www.trendforce.com/news/2024/02/19/insights-cowos-capacity-shortage-challenges-ai-chip-demand-while-taiwanese-manufacturers-expand-to-seize-opportunities/
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　次に、各種チップが配置されたシリコンインターポーザを、パッケージ基板（Substrate）に接合する。この段階が「WoS（Wafer-on-Substrate）」である。

　以上から、図6のようなパッケージを、CoWoS（Chip-on-Wafer-on-Substrate）と呼ぶようになった。それでは、CoWoSおよびCoWoSに類似するパッケージについて、どこが、どれだけの製造能力を有しているのか。

企業別のCoWoSの製造能力

　図7に、2023年から2025年にかけての企業別のCoWoSおよびCoWoSに類似するパッケージの製造能力を示す。単位は、1年間あたりシリコンウエハ換算で1000枚（K枚）とした。

図7　企業別のCoWoS（CoWoSライク）のパッケージ・キャパシティ（12インチウエハ1000枚/年）
出所：DIGITIMES Research: IC Manufacturing Report Database, 2024, “Global capacity of CoWoS packaging”
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　2025年の予測値で比較すると、TSMCが690Kウエハ／年、後工程専門の半導体メーカーOSAT（Outsourced Semiconductor Assembly and Test）のASEが80Kウエハ／年（同業のOSATのSPILを傘下に持つ）、同じくOSATのAmkorが67.2Kウエハ／年となっている。

　一方、CoWoSと全く同じではないが、CoWoSに類似するパッケージをインテルもサムスンも開発している。ところが、2025年の製造能力は、インテルが10Kウエハ／年、サムスンが1Kウエハ／年しかない。要するに、CoWoSに類似するパッケージについて、インテルもサムスンもまるで競争力がない。

　それに対してTSMCは、CoWoSの製造能力で、2023年に79.1％、2024年に77.6％、2025年に81.3％のシェアを持つ。つまり、エヌビディアのGPUをはじめとするAI半導体のほとんどが、TSMCのCoWoSパッケージで作られているわけだ。冒頭で、AI半導体でTSMCが勝者となっていると述べたのは、このような事情による。

　それでは、最後に、エヌビディアのGPUなどのAI半導体に必要不可欠な広帯域メモリ（HBM）について見てみよう。