筆者は、1987年~2002年まで、日立、エルピーダ、セリートなどで16年間、半導体の微細加工技術の開発に従事した。1980年代~1990年代後半までは、プロセスルールというのは、その半導体の最も微細なサイズを意味しており、それがゲート長だったと思っていた。

 ところが、図1では、1994年以降は、ゲート長がプロセスルールを下回っている。これは、世界の半導体のロードマップよりも、インテルのプロセッサの方が、微細化が進んでいたためである。

 ところが、2004年を境にゲート長の微細化がスローダウンし、2012年以降はゲート長がプロセスルールよりも大きくなってしまう。つまり、2012年の22nm辺りから、プロセスルールと実際の半導体のサイズの乖離が始まったと言える。

 さらに、平本先生が記事の中で指摘していた「プロセスルールはむしろ配線ピッチ(間隔)に比例」するということも、2018年の36nm以降、配線ピッチがスローダウンすることから、この比例関係が成り立たなくなる。

 したがって、今年2019年に、TSMCとサムスン電子が、「プロセスルール7nmの半導体を量産している」といっても、もはやそのような箇所はチップ上のどこにもないし、プロセスルールと比例関係にある箇所もない。

 となると、プロセスルールとは、その半導体メーカーが勝手に決めた“商品名”としか言いようがないのである。よって、「インテルがやっと10nmを量産する」とか、「TSMCは7nmを量産しており、5nmの開発を終えた」とか、「サムスン電子が2020年から3nmの量産を行う」などと言っても、この文言からは、どの半導体メーカーが先行しているかは何もわからない。

唯一のよりどころは断面電子顕微鏡写真

 各社が勝手に“商品名”として発表するプロセスルールに意味がないとしたら、何を持って微細化が進んでいるかを判断すればいいのか? 

 図2は、インテルが2017年に、半導体の国際学会International Electron Devices Meeting (IEDM)で発表したときの10nmチップの断面電子顕微鏡(SEM)写真である。このSEM写真で、“FE”と書いてある辺りにトランジスタがあるが、小さすぎて見えない。そして、M1と書かれたところが、最も微細な配線である。

図2 インテルの10nmチップの断面SEM写真
出所:インテル、IEDM2017-674