「7nmの半導体」に7nmの箇所はどこにもない

 2019年7月19日の日経新聞の「経済教室」に、東京大学生産技術研究所の平本俊郎教授が執筆した『データ駆動社会の展望(中) 半導体、設計思想の変革を』という解説記事が掲載された。平本先生はこの記事で、「データ利活用を支える基盤技術が半導体」であり、「微細化と3次元積層でムーアの法則が維持」され、「低消費電力と劇的なコストダウンが鍵に」なることを論じている。

 その文章中に、図1とともに以下の記載がある。

「多くの人は、プロセスルールとは、トランジスタの電極のサイズ(ゲート長という)であると勘違いしている。ゲート長は、図の通りプロセスルールとは基本的に無関係である。7ナノメートルプロセスではゲート長は18ナノメートル程度あり、まだ原子レベルが問題となるサイズではない。
 業界では有名な話だが、実は7ナノメートルプロセスのチップ上に7ナノメートルサイズの箇所はどこにもない。プロセスルールはむしろ配線ピッチ(間隔)に比例しており、トランジスタ集積密度を間接的に示す指標であった。」(原文ママ)

図1 半導体微細化の推移と将来予測
出所:平本俊郎(東京大学生産技術研究所)『日経新聞「経済教室」』(7月18日)

 筆者は、講演やコンサルを行う際に、「10nmとか7nmというのは、その半導体メーカーが勝手につけた単なる“商品名”のようなものだ」と説明してきたが、「そんな馬鹿な!」といわれることが多く、あまり理解されなかった。

 しかし、東大の平本先生は明快に、「実は7ナノメートルプロセスのチップ上に7ナノメートルサイズの箇所はどこにもない」と書いている。今まで筆者の話を信用しなかった人々にこの記事を見せて、「ほら、私が説明した通りでしょう?」と言いたい気分である。

「プロセスルール」とは何か?

 改めて図1を見てみよう。この図は、東大の平本先生にご提供いただいたデータを基に、日経新聞の図を筆者が再現したものである。

(* 配信先のサイトでこの記事をお読みの方はこちらで本記事の図表をご覧いただけます。
http://jbpress.ismedia.jp/articles/-/57517