その配線ピッチは、図3に示したように36nmである。配線ピッチが36nmということは、恐らく配線幅は、その半分の18nmくらいであろう。このような、断面SEM写真から読み取れる最も微細な配線(または配線ピッチ)が、その半導体メーカーの真の実力である。

図3 インテルの10nmチップの配線ピッチとスケーリング
出所:インテル、IEDM2017-674

 そして、有識者たちの見解では、インテルの10nmは、TSMCとサムスン電子の7nmとほぼ同等か、それ以下であるという。よって、TSMCやサムスン電子が既に7nmを量産しており、インテルがやっと10nmの量産に漕ぎ着けたと言っても、あながちインテルが遅れているとは限らないのである。

ムーアの法則はどこまで続くのか

 平本先生は、記事の中で、『半導体ロードマップは28年にゲート長が12ナノメートル、配線ピッチが16ナノメートルに達してそれ以上微細化されないと予測する。ただし、これはムーアの法則の終焉を意味しない。平面的なサイズ縮小が困難になっても、3次元的にトランジスタを積層できるからである』と述べている。

 ムーアの法則とは、「トランジスタの集積度が2年で2倍になること」である(他の解釈もあるが、本稿では単純化のためにこのように定義しておく)。トランジスタのゲート長や配線ピッチが、指数関数的に微細化されている間は、その微細化によってムーアの法則が実現していた。