ラピダスが目指す「AI半導体を後工程でも超短TAT製造」、実現は困難なこれだけの理由 北海道千歳市に建設中のラピダスの工場。2025年1月28日撮影(資料写真、写真:アフロ) (画像1/10) 図1 半導体の製造工程とラピダスの計画 拡大画像表示 (画像2/10) 図2 トランジスタの原理と微細化をする理由 出所:『初心者のための半導体デバイス入門講座』(サイエンス&テクノロジー主催のセミナー、2023年2月20日)における高木信一氏(東京大学大学院)のスライドを参照して作成 拡大画像表示 (画像3/10) 図3 1つのチップを単純に微細化しても高速にならなくなった 出所:Sri Samavedam(imec), “Future Logic Scaling: Towards Atomic Channels and Deconstructed Chips”, IEDM2020.のスライド 拡大画像表示 (画像4/10) 図4 多数のチップを別々のウエハ&ノードで製造して統合するチップレット(3次元IC) 出所:亀和田忠司、『次世代半導体パッケージング・実装技術動向と市場展望』、サイエンス&テクノロジー主催のセミナー、2024年2月6日のスライド 拡大画像表示 (画像5/10) 図5 ファウンドリが前工程も後工程も行う3次元IC時代 拡大画像表示 (画像6/10) 図6 TSMCが提供する3次元ICのプラットフォーム 出所:SemiWiki, “TSMC Brings Packaging Center Stage with Silicon” by Mike Gianfagna on 04-23-2025 at 11:45 am, https://semiwiki.com/events/355074-tsmc-brings-packaging-center-stage-with-silicon/ 拡大画像表示 (画像7/10) 図7 NVIDIAのGPU用のパッケージ:CoWoS (Chip on Wafer on Substrate) 出所:TrendForce, “CoWoS Capacity Shortage Challenges AI Chip Demand, while Taiwanese Manufacturers Expand to Seize Opportunities”, 2024-02-19, https://www.trendforce.com/news/2024/02/19/insights-cowos-capacity-shortage-challenges-ai-chip-demand-while-taiwanese-manufacturers-expand-to-seize-opportunities/ 拡大画像表示 (画像8/10) 図8 NVIDIAのGPU「H100」のCoWoSに必要な各種半導体チップ 出所:WikiChip、https://en.wikichip.org/wiki/tsmc/cowos 拡大画像表示 (画像9/10) 図9 24GbのHBM3eと通常のDRAM(DDR5)との比較 出所:Tom Hsu、「Memory Industry Development Trends through the Surge of HBM Technology」(2024年12月12日)、TreendForceのセミナーのスライド 拡大画像表示 (画像10/10) ラピダスが目指す「AI半導体を後工程でも超短TAT製造」、実現は困難なこれだけの理由 この写真の記事を読む