「7nmの半導体」に7nmの箇所はどこにもなかった

半導体のプロセスルールとは一体何か?
2019.9.6(金) 湯之上 隆
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(写真はイメージ)
図1 半導体微細化の推移と将来予測
出所:平本俊郎(東京大学生産技術研究所)『日経新聞「経済教室」』(7月18日)
図2 インテルの10nmチップの断面SEM写真
出所:インテル、IEDM2017-674
図3 インテルの10nmチップの配線ピッチとスケーリング
出所:インテル、IEDM2017-674
図4 3次元化するトランジスタ構造
出所:B. Cline and D. Prasad, Arm Ltd.., “DTCO in 2019: The Precious Metal Stack and the Route to Better Designs”, Short Course 1, VLSI2019より
図5 3次元方向にチップを積層すれば集積度が上がる!
出所:C. H. Tung, TSMC, “3D Integration for More-Moore and More-than”, Short Course 1, VLSI2019より

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